課程信息

171,545 次近期查看

可分享的證書

完成後獲得證書

100% 在線

立即開始,按照自己的計劃學習。

可靈活調整截止日期

根據您的日程表重置截止日期。

中級

完成時間大約為36 小時

英語(English)

字幕:英語(English)

您將獲得的技能

Writing Code in VerilogSimulating FPGA DesignsDesigning FPGA LogicDesigning Test BenchesWriting code in VHDL

可分享的證書

完成後獲得證書

100% 在線

立即開始,按照自己的計劃學習。

可靈活調整截止日期

根據您的日程表重置截止日期。

中級

完成時間大約為36 小時

英語(English)

字幕:英語(English)

提供方

科罗拉多大学波德分校 徽標

科罗拉多大学波德分校

立即開始攻讀碩士學位

此 課程 隸屬於 科罗拉多大学波德分校 提供的 100% 在線 Master of Science in Electrical Engineering。如果您被錄取參加全部課程,您的課程將計入您的學位學習進程。

教學大綱 - 您將從這門課程中學到什麼

1

1

完成時間為 8 小時

Basics of VHDL

完成時間為 8 小時
10 個視頻 (總計 48 分鐘), 2 個閱讀材料, 6 個測驗
10 個視頻
Why Learn VHDL?1分鐘
FPGA Design Flow3分鐘
Intro to VHDL: Finite State Machine3分鐘
How to speak VHDL, first phrases6分鐘
VHDL Assignments, Operators, Types3分鐘
VHDL Rules and Syntax, Interface Ports3分鐘
VHDL in ModelSim: Download and Install3分鐘
VHDL in ModelSim: Adding to your Toolkit6分鐘
Submitting VHDL Programming Assignments11分鐘
2 個閱讀材料
Misson 2-001: Week 1 Readings2小時
Files for Week 1 Programming Assignments10分鐘
2 個練習
VHDL Find the Code Errors30分鐘
Module 1 Quiz30分鐘
2

2

完成時間為 12 小時

VHDL Logic Design Techniques

完成時間為 12 小時
10 個視頻 (總計 52 分鐘), 2 個閱讀材料, 6 個測驗
10 個視頻
Combinatorial Circuits4分鐘
Synchronous Logic: Latches and Flip Flops4分鐘
Synchronous Logic: Counters and Registers6分鐘
Buses and Tristate Buffers3分鐘
Modular Designs: Components, Generate and Loops in VHDL3分鐘
Test Benches in VHDL: Combinatorial8分鐘
Test Benches in VHDL: Synchronous5分鐘
Memory in VHDL7分鐘
Finite State Machines in VHDL8分鐘
2 個閱讀材料
Week 2 Readings2小時
Files for Week 2 Programming Assignments10分鐘
1 個練習
Module 2 Quiz30分鐘
3

3

完成時間為 7 小時

Basics of Verilog

完成時間為 7 小時
9 個視頻 (總計 92 分鐘), 2 個閱讀材料, 6 個測驗
9 個視頻
Your First Verilog phrase11分鐘
Verilog Rules and Syntax; Keywords and Identifiers; Sigasi/Quartus editing12分鐘
Verilog Statements and Operators16分鐘
Verilog Modules, Port Modes and Data Types10分鐘
Verilog Structure10分鐘
Testing with ModelSim5分鐘
Verilog Evaluation11分鐘
Submitting Verilog Programming Assignments10分鐘
2 個閱讀材料
Week 3 Readings1 小時 10 分
Files for Week 3 Programming Assignments10分鐘
2 個練習
Verilog Find the Errors20分鐘
Module 3 Quiz30分鐘
4

4

完成時間為 10 小時

Verilog and System Verilog Design Techniques

完成時間為 10 小時
10 個視頻 (總計 48 分鐘), 2 個閱讀材料, 6 個測驗
10 個視頻
Combinatorial Circuits5分鐘
Synchronous Logic: Latches and Flip Flops3分鐘
Synchronous Logic: Counters and Registers5分鐘
Buses and Tristate Buffers3分鐘
Modular Design in Verilog3分鐘
Testbenches in Verilog7分鐘
Testbenches in Verilog II2分鐘
Memory with Verilog4分鐘
Verilog Finite State Machines7分鐘
2 個閱讀材料
Week 4 Readings15分鐘
Files for Week 4 Programming Assignments10分鐘
1 個練習
Module 4 Quiz30分鐘

常見問題

  • 注册以便获得证书后,您将有权访问所有视频、测验和编程作业(如果适用)。只有在您的班次开课之后,才可以提交和审阅同学互评作业。如果您选择在不购买的情况下浏览课程,可能无法访问某些作业。

  • 您购买证书后,将有权访问所有课程材料,包括评分作业。完成课程后,您的电子课程证书将添加到您的成就页中,您可以通过该页打印您的课程证书或将其添加到您的领英档案中。如果您只想阅读和查看课程内容,可以免费旁听课程。

  • 您可在付款后两周内,或者在课程第一个班次开课后(对于已启动的课程)两周内,获得全额退款,以其中较晚者为准。获得课程证书后,您便无法再退款;即使您在两周的退款期内完成了课程,也是如此。请阅读我们完整的退款政策

  • 是的,Coursera 可以向无法承担学费的学生提供助学金。点击左侧‘注册’按钮下的‘助学金’链接即可申请助学金。您可以根据屏幕提示完成申请,申请获批后会收到通知。了解详情

還有其他問題嗎?請訪問 學生幫助中心